На данной странице представлена ознакомительная часть выбранного Вами патента

Для получения более подробной информации о патенте (полное описание, формула изобретения и т.д.) Вам необходимо сделать заказ. Нажмите на «Корзину»

Вернуться к списку

ЦИФРОВОЙ АВТОМАТИЧЕСКИЙ КОРРЕКТОР СИГНАЛОВ

Номер публикации патента: 2106062

Вид документа:  C1  Страна публикации:  RU  Рег. номер заявки:  92012485		Получить полное описание патента

Реферат

Сущность изобретения: в цифровой автоматический корректор сигналов (АКС) с настройкой по тестовому сигналу до передачи данных с дельта-модулированным входным сигналом, что упрощает реализацию, и содержащий нерекурсивный фильтр (НРФ), выполненный на N + 1 перемножителях (П), выходы которых соединены со входами сумматора, выход которого является выходом НРФ, выделитель сигнала ошибка N-каскадный регистр сдвтга (РГС) сигнала ошибки, выполненный с N + 1 отводами, N + 1 блоков управления коэффициентами усиления (БУКУ), каждый содержащий первый элемент И и реверсивный счетчик (РС), при этом отводы N-каскадного РГС сигнала ошибки подключены каждый ко входу сигнала ошибки соответствующего БУКУ, имеющих вход тактового сигнала, введены линейный дельта-модулятор (ЛДМ) входного сигнала, вход которого является входом цирового АКС, последовательно соединенные двойной интегратор и решающий блок (РБ), выход которого является выходом цифрового АКС, последовательно соединенные фильтр нижних частот (ФНЧ), ЛДМ сигнала ошибки и дельта-перемножитель на постоянный коэффициент, последовательно соединенные выключатель цепи тестового сигнала и регистр задержки, причем в НРФ введен N-каскадный РГС, выполненный с N + 1 отводами, вход которого является входом НРФ, каждый N + 1 П выполнен на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ, один вход которого соединен с соответствующим отводом N-каскадного РГС, а другой вход - с выходом соответствующего введенного триггера, а выход является выходом П, при этом в каждый БУКУ введены второй и третий элементы И и дельта-полный сумматор, выход которого подключен к управляющему входу РС, к счетному входу которого подключен выход третьего элемента И, выходы первого и второго элементов И подключены к первому и второму входам дельта-полного сумматора, выходы РС являются выходами сигналов переполнения и обнуления БУКУ и подключены ко входам соответствующего триггера, выход которого соединен с первым входом второго элемента И соответствующего БУКУ, вторые входы первого, второго и третьего элементов И являются входом тестового сигнала, первый вход первого элемента И - входом сигнала ошибки, первый вход третьего элемента И - входом тактового сигнала в каждом БУКУ, при этом выход ЛДМ входного сигнала соединен со входом НРФ, выход которого подключен ко входу двойного интегратора, вход и выход РБ подключены к первому и второму входам выделителя сигнала ошибки, выход которого соединен со входом ФНЧ, выход РБ подключен ко входу выключателя цепи тестового сигнала, выход регистра задержки соединен со входами тестового сигнала N + 1 БУКУ, входы сигналов ошибки которых подключены к соответствующим отводам N-каскадного РГС сигнала ошибки, вход тактового сигнала которого соединен с входами тактового сигнала N + 1 БУКУ, тактовыми входами ЛДМ входного сигнала, ЛДМ сигнала ошибки, НРФ и является первым тактовым входом цифрового АКС, вторым тактовым входом которого является тактовый вход РБ. 2 ил.

Вернуться к списку